5.3 多路输出的时钟分频器

本示例设计的是多路输出的时钟分频器，可实现将一个高频时钟信号分频为多个频率较低的时钟信号。

本示例的VHDL代码如下。代码在实体中定义了generic属性源频率freq_src和目标频率freq_dest，默认值分别为50000000和1000。实例化该实体的元件时，可以根据实际输入和需求输出修改generic属性的值。本示例的分频器是采用计数的方式实现的，计数状态数为源频率与目标频率比值的二分之一。

本示例的实例化测试代码如下。测试代码将分频器divider声明为元件，实例化两个元件用于将50MHz的信号分别分频为25MHz和5MHz的时钟信号。

图5.3是多路输出的时钟分频器的仿真结果。输入信号是50MHz的时钟信号，输出的25MHz和5MHz信号满足分频需求。仿真结果验证了设计的正确性。

图5.3 多路输出的时钟分频器的仿真结果