![Intel FPGA数字信号处理系统设计权威指南:从HDL、Simulink到HLS的实现(基础篇)](https://wfqqreader-1252317822.image.myqcloud.com/cover/321/47379321/b_47379321.jpg)
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1.7.4 基站软件无线电接收机
基站软件无线电接收机的原理如图1.40所示。在基站SR接收机中,抽取多信道的过程是一个基本的要求。由于信道存在某些共性,因此就可以有效地建立数字信号处理过程,如通过多相子带滤波器就可以高效地实现滤波器组。
最后的阶段是提取(I路和Q路)数据信号,并根据所使用的天线接口,执行各种DSP函数来完成对语音解码、解交叉和解扩等。显然,这个系统中的通道化是在数字域实现的。如果需要的话,则可以进行重新配置。
ADC是一个具有特定性能要求的宽带器件。阻塞信号和期望信号的频率分配如图1.41所示。GSM标准对ADC的性能要求为:如果一个阻塞信号的功率为Pb,一个期望信号的功率为Pd,前者比后者高85dB,当阻塞信号与期望信号在频带上的间隔为0.8~1.6MHz时,接收机应该有能力忽略这个阻塞信号,期望信号的带宽为BW。
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图1.40 基带软件无线电接收机的原理
![](https://epubservercos.yuewen.com/D9FA5C/26763839309463806/epubprivate/OEBPS/Images/41936_45_2.jpg?sign=1738973872-iuIZ6fm94vJhkyP7vXeQJl2KheF1CD5u-0-00e006b5a21fa2dc26bad64e0d79d717)
图1.41 阻塞信号和期望信号的频率分配
变换器的满量程必须能够无删减地转化高能量的信道。因此选择满量程的范围为
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在这里假定信号是高斯信号,并且这种选择意味着它将减掉5%的时间。ADC的位数是b,因此步长q=Vmax/2b-1。
期望带宽内量化噪声的功率为
![](https://epubservercos.yuewen.com/D9FA5C/26763839309463806/epubprivate/OEBPS/Images/41936_45_4.jpg?sign=1738973872-RI21UcC6MiQSurvHYPCd23g1gRtSnfpj-0-f0421a10ab3cad2d082203f42dbf0e8a)
选择Vmax=,那么 QN=(32PBBW)/(3fS22b)。代入下列参数,通道间隔1.6MHz,采样频率fS为6.4MHz,所要求的最小信道信噪比为20dB,因此可以知道需要17位分辨率的ADC。一旦加入了非线性的影响和抖动等,所要求的分辨率便需要19~20位。目前流行的ADC是15位、 fS=10MHz,或者12位、 fS=100MHz。